技多不压身，准备开始学一些 System Verilog 的东西，充实一下自己，这个专栏的博客就记录学习、找资源的一个过程，希望可以给后来者一些借鉴吧，IC找工作的都加把油！
本文是准备先简单介绍一下环境搭建和资源分享~
网上其实有挺多关于 System Verilog 学习经验分享的帖子，在这里我也找到一些分享给大家，顺便给一些建议~
1、
这个里面给出了一个比较有名的学习网站：
这里面的内容十分丰富，初学 Verilog 的朋友也可以使用，里面有很多类别并且有相关例子，对初学者十分友好。
Verilog ：
System Verilog ：
UVM：
2、
想真正掌握一门语言，笔者认为单看语法是不够的，必须要有自己代码量的积累以及有一个可以debug的学习环境。这个链接里面给出了System Verilog 学习环境的搭建，亲测可行，已经开始卷了~
3、权威书籍：
以上几本书，怎么说呢，值得一看吧，但是未必都要看，原著是全英文的看起来会费时间，对于急于找工作来说可能比较低效，所以说也只是推荐。
好啦，从下一篇开始就要开始慢慢学习了~
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